<div>Hello, Joachim!</div><div>š</div><div>I've finished my baseline project for Novena. The attached ZIP file contains RTL directory with archived ISE project. This project contains clock manager module, EIM arbiter and a very simple adder core instead of hashing cores. The SW directory contains a somewhat more user-friendly version of bunnie's setup_fpga() and a demo program that tests adder core in the FPGA. I've also placed some useful information regarding this design in the DOC directory.</div><div>š</div><div>It would be great if you could test this design on your board and confirm that it is stable. After this we can move on and start adding hashing cores to it.</div><div>š</div><div>And one more thing. I haven't added any copyright/license information to the source files. Could you please add all the required comments to C and Verilog sources?</div><div>š</div><div>-- <br />With best regards,</div><div>Pavel Shatov</div><div>š</div>