<div>Hello everyone!</div><div>š</div><div>I've just joined the project by Basil's invitation to help debug unreliable data transfer between the iMX6Q processor and the on-board FPGA and to fix internal timing violations. I don't have a copy of Novena board so far, so I've read some recent topics in the Tech list archive and tried to build FPGA firmwire in `core/novena_eim'. I see than in `core/novena_eim/src/sw/hash_tester.c' EIM bus is configured to operate at 100 MHz. That makes sense, as according to iMX6Q datasheet its maximum speed is 104 MHz. Why is BCLK specified to be 133 MHz in `core/novena_eim/build/novena_eim.ucf'? Shouldn't BCLK be constrainted to 100 MHz instead?</div><div>š</div><div>-- <br />With best regards,</div><div>Paul Shatov</div><div>š</div>